EMV gerechtes Leiterplattendesign

Die GND Plane hat auf dieser Experimentierplatine eine U-Form. Über den Schlitz entsteht eine kapazitive Kopplung der beiden GND-Hälften zueinander. In Kombination mit der Induktivität bzw. der räumlichen Ausdehnung zeigt diese Struktur höchstwahrscheinlich Resonanzen, an denen die Abstrahlung zunimmt.
Split Planes Part 2 - Ersatzschaltbild und Simulation
In Part 1 wurde das Übersprechen auf einer Testleiterplatte mit 3 parallel verlaufenden Microstrip-Leitern messtechnisch erfasst. Für DC Signale konnte das Übersprechen durch den ohmschen Widerstand der GND-Plane nachgebildet werden. Dieser Teil stellt ein Simulationsmodell vor, dass das Übersprechen auch im Bereich der L- und C-Kopplung nachbilden kann. Dazu wurde in einem kommerziellen Field Solver die Kapazitätsmatrix und Induktivitätsmatrix der Leiteranordnung bestimmt. Eine...
Es wurde eine simple Testleiterplatte erstellt, mit der das Übersprechen von parallel laufenden Microstrip-Leitungen untersucht werden kann. Da es immer wieder zu Diskussionen um Schlitze in Masselagen bzw. Sternpunkte von Masselagen kommt, soll dieser Test dazu dienen, eine mögliche Reduktion des Übersprechens durch eine getrennte Masselage aufzuzeigen.
We have seen, that there will be some noise on the VCC net when the outputs of the uC are switching. The higher the impedance of the power distribution network, the greater the interference will be. But can this interference also cause radiation problems? With printed circuit boards, cables are often responsible for the radiation. That is why I tried to recreate the worst case by soldering a wire to a GPIO that carries a static signal. In practice this could be a simple cable connected to a...
Decoupling of STM32 uC Part 5 - Capacitor Sequencing
I often see the recommendation to sequence the placement of bypass caps in the order via - capacitor - pin. As this is not the way I do it, this part investigates the effect of not following this sequence. I usually place a via as close as possible to the GND pin of the IC. If space permits, I place 2 vias at each PWR and GND pin. To see if there is a measureable difference when omitting the via closest to the GND pin I have drilled them away on the bottom side.
Decoupling of STM32 uC Part 4 - Noise voltage on VCC
In this part, I want to show the noise voltage on VCC when the GPIOs of the STM32 uC are switching. To directly measure the voltage on the die of the chip, an additional GPIO is held at high level and the probe is connected to this GPIO.
In this part, the impedance of the whole board should be determined. Therefore I have carried out VNA measurements, recreated the layout in PCBSIM and derived an equivalent circuit to make simulations in SPICE.
In the previous part, we have seen, that the uC has to deliver roughly 200 mA peak with a maximum rise time of 170 mA / ns on his GPIO Pins. For this example, I want to define a maximum voltage drop of 100 mV. If the power source is purely resistive, it is quiet easy to calculate a maximum target impedance. It would be 100 mV / 200 mA = 0,5 Ohm. A simulation shows the maximum voltage drop of 100 mV for this configuration:
This article should investigate the properties of a simple "Blinky" project. I have chosen this example, because it is simple enough to create an equivalent circuit in SPICE. Therefore we can get a better understanding of the power distribution network of a simple uC project. In this part I want to create an equivalent circuit of the load - 16 LEDs. In combination with the measured waveform I want to simulate the currents, that the uC has to deliver on its GPIOs.